Центральный процессор: схемы, принципы объединения процессоров, двухуровневый процессор, структура

Центральный процессор (ЦП), составленный из нескольких секций, служит основой микропроцессорного устройства (систе­мы). Число используемых секций определяется требуемой разрядностью ЦП, т. е. раз­рядностью подлежащих обработке операндов. Микропроцессорные устройства могут быть построены по принципу одноуровневого (микрокомандного) и двух­уровневого (командно–микрокомандного) управления. Для построения 4 m–разрядного ЦП число используемых секций должно состав­лять m. Объединение МПС осуществляется по следующим правилам:

• с помощью сигналов П0, П1 (обычно путем распайки) задается позиция каж­дой секции (П0 = 1, П1 = 0 — для секции младших разрядов; П0 = 0, П1 = 0 — для секций средних разрядов; П0 = 0, П1 = 1 или П0 = 1, П1 = 1 — для секции старших разрядов);
• входы синхроимпульсов (СИ) и приоритета (ПР), а также одноименные входы шины микрокоманд (ШМК) всех секций соединяются друг с другом;
• выходы переноса АЛУ (ПВых) и программного счетчика (ПСТВых) предыду­щей секции соединяются соответственно с входами переноса АЛУ (П) и счет­чика (ПСТ) следующей секции;
• выводы Л1, Л2 двунаправленных сдвигов одной секции соединяются соответ­ственно с выводами П1, П2 соседней секции;
• ШВх, ШВых, ШАдр всех секций объединяются, образуя входные, выходные и адресные 4 m–разрядные шины ЦП;
• на выводы П, ПСТ, УИ/СтА секции младших разрядов подаются соответствен­но входные сигналы переноса АЛУ, программного счетчика и управления инкрементором; с вывода ДРО/ДРЗ снимается бит младшего разряда допол­нительного регистра;
• выводы ДРО/ДРЗ, УИ/СтА, ПСТВых/СтВ секции старших разрядов служат для получения информации о значении старших разрядов 4 m–разрядных операн­дов рабочего регистра, мультиплексоров А и В; сигнал ПВых старшей секции фиксирует переполнение ЦП.

Если для повышения быстродействия ЦП используется блок ускоренного пе­реноса (БУП), то выходы генерации (G) и переноса (Р) каждой секции соединены с одноименными входами указанного блока; сигналы С, на входы переноса АЛУ (П) всех секций, за исключением секции младших разрядов, поступают с блока ускоренного переноса. На рис. 1.6.3 в качестве примера приведена схема 16–разрядного ЦП, составленного из четырех МПС.

Двухуровневое микропроцессорное устройство

На рис. 1.6.4 изображена структурная схема микропроцессорного устройства, построенного по принципу командно–микрокомандного управления. Устройство содержит следующие узлы:

• центральный процессор ЦП, со­ставленный из нескольких МПС;
• ОЗУ, ПЗУ констант (ПЗУК), ПЗУ программ (ПЗУП) и ПЗУ микро­программ (ПЗУМП);
• регистр команд (РК) для хранения кода команд на время их исполнения и входной регистр (РВх) для фиксации данных, поступающих на ШВх;
• схему анализа и коммутатор ус­ловий (САКУ), предназначенные для формирования признаков ре­зультата (знак, нулевое значение и др.) на основе анализа данных, поступающих с ШВых, и выбора условия, поступающего в виде сигналов ДР0, ДРЗ, СтА, СтВ, ПВых с выходов Усл ЦП;
• формирователь адресов микро­команд (ФАМК), вырабатывающий на каждом такте адрес следующий микрокоманды;
• дешифратор кода микрокоманды (ДШКМК), вырабатывающий управляющие сигналы для отдельных узлов устройства;
• селекторы входа (СВх) и выхода (СВых), предназначенные для подключений соответственно ШВх и ШВых ЦП к одному из внутренних узлов (ОЗУ, ПЗУ кон­стант, САКУ) или внешним устройствам (ВУ).

Рассмотрим работу устройства при выполнении программы. Адрес очередной команды задается программным счетчиком ЦП. Считываемый по этому адресу из ПЗУП код команды заносится на время ее исполнения в РК. Код команды задает начальный адрес микропрограммы выполняемой операции, т. е. адрес первой микрокоманды микропрограммы. Узлы устройства выполняют инструкции, содер­жащиеся в формате микрокоманды, считываемой из ПЗУМП на каждом такте. Ре­зультаты выполнения каждой микрокоманды поступают на ШВых ЦП и через СВых передаются в ОЗУ, САКУ или ВУ. Адреса последующих микрокоманд микропро­граммы вырабатываются в ФАМК на основе информации, поступающей из САКУ и ПЗУМП. По завершении выполнения текущей микропрограммы начинается вы­борка кода для выполнения следующей команды.

Программируемые процессоры

Такие процессоры используют программирование на языке команд. Все со­временные процессоры относятся к этому типу. Для программируемых процес­соров, или просто процессоров, отсутствует регулярная структура. Программируемый процессор может быть построен по двух­уровневой схеме (рис. 1.6.4) на основе микропрограммируемого процессора. Приведем некоторые сведения, необходимые для ознакомления с особенно­стями программируемых процессоров. На процессор возлагается выполнение таких функций, как:

• выборка команд из внешней памяти, их дешифрация и выполнение;
• прием данных из внешней (основной) памяти, выполнение над ними арифме­тических, логических и других операций (из заданного набора), определяе­мых кодом команды, и передача обработанных данных во внешние устрой­ства или память;
• формирование сигналов состояния, управления и времени, необходимых для нормальной работы внутренних узлов, а также внешних устройств и памяти;
• реагирование на внешние сигналы и обслуживание запросов внешних устройств.

Исходя из возлагаемых на процессор функций, его можно представить как со­вокупности следующих основных функциональных блоков (устройств), показан­ных на рис. 1.7.1:

• операционное устройство, выполняющее определенный набор команд (инст­рукций): команды пересылки данных; команды арифметических, логических и битовых операций; команды безусловной передачи управления и условных переходов; команды организации программных циклов и др. Набор команд современных универсальных процессоров насчитывает несколько сотен инст­рукций. Основу операционного автомата простейших микропроцессоров со­ставляет арифметическо–логическое устройство (АЛУ), которое в большин­стве случаев:
  • состоит из двоичного сумматора со схемами ускоренного переноса, регист­ров для временного хранения операндов и регистра – сдвигателя, комбина­ционных схем для выработки логических условий и работы с десятичной арифметикой;
  • выполняет операции арифметического сложения и вычитания, пересылки, логического И и ИЛИ, инверсии, сложения по модулю 2, сдвига и др. Совре­менные микропроцессоры могут содержать дополнительные функциональ­ные узлы (например, для операций с плавающей точкой), операционные блоки (модули) для параллельной обработки информации и др.;
• устройство управления, основные функции которого состоят в управлении процессом выполнения команд, а именно, в формировании требуемой после­довательности управляющих сигналов (микрокоманд, выполняемых на одном процессорном такте).

Совокупность микрокоманд (микрокод) хранится в постоянной памяти.

Требуемая последовательность микрокоманд формируется после дешифрации команды. При выполнении отдельных микрокоманд используются осведомительные сигналы (логические условия, признаки, флаги), поступающие со стороны операционного устройства. Осведомительные сигналы информируют устрой­ство управления о состоянии операционного устройства. Устройство управ­ления строится на основе программируемой и (или) схемной логики. В его состав могут входить регистр и дешифратор команд, генератор тактовых им­пульсов, схемы для выполнения отладки и тестирования, сторожевой таймер и ряд других узлов;

• устройство памяти в виде набора регистров, образующих внутреннюю память процессора. Часть регистров доступна программисту и предназначена для хранения операндов, выполнения действий над ними и обращения (адреса­ции) к внешней по отношение к микропроцессору памяти. Хранение во внут­ренних регистрах операндов значительно ускоряет выполнение программы, так как отсутствует необходимость обращения к основной памяти по внешней шине (магистрали), которое требует дополнительного времени (отдельного машинного цикла). Другая часть регистров, доступ к которым может быть ог­раничен и даже исключен (программно–невидимые регистры), используется процессором для служебных (системных) целей. Помимо регистров устрой­ство памяти может содержать модули оперативной и постоянной памяти, один или два уровня кэш–памяти, предназначенной для ускорения доступа к внешней памяти;
• периферийные устройства, к которым относятся специализированные конт­роллеры, аналого–цифровые преобразователи, таймерные модули и др.;
• интерфейсный блок, обеспечивающий связь (взаимодействие) между внут­ренними устройствами и узлами, которая осуществляется по многоразряд­ным шинам.

По функциональному назначению различают шину данных, шину адреса и шину управления.

Внутренняя шина данных соединяет между собой АЛУ, ус­тройство управления, блок регистров общего назначения, регистр адреса. Шина адреса предназначена для обращения к ячейкам внешней памяти и оп­ределяет их число. Например, 16–разрядная адресная шина позволяет прямо адресовать 2¹⁶ = 64К ячеек памяти, где К = 2¹⁰ = 1024. Двунаправленная шина управления обычно служит для передачи управляющих сигналов, признаков состояния процессора и периферийного оборудо­вания. По ней передаются: синхронизирующие сигналы; сигналы обращения к памяти (чтение, запись); сигналы, информирующие микропроцессор о со­стоянии внешних устройств (готовность); сигналы запроса и разрешения пре­рывания от внешних устройств и микропроцессора. Кроме того, интерфейс­ный блок обеспечивает выход на системную шину и обмен данными с вне­шними устройствами (включая основную память) через параллельные или последовательные порты ввода/вывода (в микроконтроллерах).